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디지털 회로 설계 과정(Front End)

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디지털 회로 설계 과정(Front End) 본문

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[나는 신입사원입니다! Ep.10] 회로설계와 사랑에 빠진 전자공학도! 모뎀 기술 개발에 기여하는 ‘설계 엔지니어’로 성장하다 – 삼성반도체이야기

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최고의 디지털 회로 설계 온라인 강의 – 업데이트: [8월 2022] | Udemy

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알라딘: 디지털 회로설계

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디지털회로설계 강의자료(2) | 자료실 | 커뮤니티 : 스마트IT전공

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아날로그회로 vs 디지털회로설계 > 진학

안녕하십니까, 학사출신 모대기업 Fabless업체 신입사원입니다.현재 커리어패스를 계획하는 데 있어 적잖은 고민을 거듭하다 용기내어 선배님들께 질문올립니다.제목 그대로 아날로그회로 설계 vs 디지털 회로 설계로 진로를 결정하는 데 있어 고민입니다.혹자는 대기업의 엔지니어들을 큰 배에서 노를 젓는 한 명의 인부로 비유하곤 하지만 적어도 수년에서 수십년동안 어깨 넘어로 배워가는 지식과 하루반나절 이상을 회사에서 보낼 시간이 계획성 있게 이뤄진다면 보람찰 것이라는 생각이 듭니다.또, 각 회로의 설계에도 RF, PMIC, DDIC, SOC등 분야마다 편차가 크다는 것을 알고 있지만 일단은 설계 시 사용되는 기법이나 직관, tool 등에 현업을 모르는 신입사원이 초점을 맞추어 질문하는 것이라 이해해 주시길 바라며 양해를 구합니다..1-1. 아날로그회로설계의 장점제가 그 동안 현직 엔지니어분들과 Scieng에서 아날로그회로 설계를 하시는 분들의 이야기를 들어본 바1) 진입장벽이 높아 한번 익힌 기술의 가치가 시간이 흘러도 쉽게 퇴색되지 않는다.2) 실력을 인정받으면 몸값은 천정부지로 뛴다.3) 말그대로 아날로그회로는 “설계”가 가능하다. – 즉, 내손으로 만든 회로가 제품에 사용될 수 있다.(EE로서 디지털회로설계 시 VHDL은 말그대로 “코딩”을 하는 느낌.., 경력이 쌓이면 창의와 직관이 반영될 영역이 적다고 해야할까요)4) 앞으로 HW dependent한 제품은 점점 증가한다. – HW spec이 성능을 결정1-2. 아날로그회로설계의 단점1) 진입장벽이 높아 기술을 익히기 까지 시간이 오래 걸린다.2) 실력을 인정받는 사람은 극소수.3) 향후, 국내에서의 전망이 부정적이다. 중소/중견 Fabless는 국내에서 자취를 감추었다.짧게 이 정도로 정리되는 것 같습니다.———————————————————————-이어서 디지털회로 설계에 대해서는2-1. 디지털회로설계의 장점1) VHDL설계는 EE라서 할 수 있는 영역(나름 코딩에 재미 + CS와 차별화되는 느낌)2) 물성보다는 논리에 의한 구현이 가능 (예외변수가 적다..)2-2. 디지털회로설계의 단점1) 대부분의 소자는 HW Dependent한 영역으로 spec결정 (SOC설계 등에 있어 스펙,가격맞는 부품 끼워넣기느낌이 듭니다)2) 낮은 진입장벽..뭔가 글을 쓰다보니 편중되는 느낌이 없지않아 있습니다.하지만 제가 틀린부분이나 부족한 내용에 대해 보충해주신다면 정말 감사하겠습니다.혹시나 무례한 질문이나 정리였다면 사과드립니다. 절대 그럴 의도를 가지지지 않았습니다.선배님들의 고견 부탁드립니다..

디지털 회로 설계 과정(Front End)

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오늘은 디지털 회로 설계 과정 중 Front-End 과정에 대해서 알아보겠습니다.

설계 과정은 간단하게 Front End 과정과 Back End 과정으로 나눌 수 있습니다.

Front End과정은 VHDL/Verilog HDL을 통해서 설계한 디자인을 합성해서 gate단위의 netlist로 만드는 과정입니다.

Back End과정은 합성을 통해 나온 netlist를 Chip으로 만들기 위해 module의 위치정보와 wire를 연결하는 과정(Place & Routing)과 P&R과정을 거쳐 나온 디자인에 대해 timing violation(setup/hold violation)이 문제가 없는지 Timing Analysis를 수행하는 과정입니다.

Front End

디자인

무엇을 설계할지 전체적인 구조를 디자인 하는 단계

설계

VHDL/Verilog HDL을 이용해서 디자인 한 구조를 설계하는 단계

시뮬레이션(RTL-Simulation)

RTL Simulation 단계

VHDL/Verilog HDL을 이용해서 설계한 디자인을 검증(verification)

검증 단계에서는 testbench를 이용해서 의도한 동작을 수행하는지 테스트 testbench는 주로 System Verilog를 이용해서 구성(verification에 매우 용이)

보드 검증

Xilinx 혹은 Intel Altera 보드를 이용해서 검증

RTL Simulation의 경우 delay를 줘서 테스트를 수행하긴 하지만 물리적인 상황은 반영되지 않는 이상적인 상황이기 때문에 실제 상황과 더 유사한 FPGA를 이용해서 추가 검증을 수행

RTL-Simulation의 경우 테스트 속도가 매우 느리기 때문에 속도가 빠른 FPGA를 이용해서 더욱 빠르게 검증을 할 수 있음

* LINT/CDC 체크

합성하기 전에 LINT(디버깅 오류)와 CDC(Clock Domain Crossing)등을 체크

일반적으로 Synopsys의 SpyGlass라는 툴을 이용해서 코드 내에 LINT가 있지 않는지 혹은 서로 다른 Clock Domain을 사용한다면 CDC 문제가 발생하지 않는지 합성 이전에 미리 체크하고 합성단계로 넘어감

합성(Synthesis)

VHDL/Verilog HDL을 이용해서 작성된 디자인을 Gate수준의 Netlist로 변경

타겟 합성 라이브러리의 정보를 이용 라이브러리에 따라서 합성 결과가 달라짐(Samsung, TSMC, Global Foundary/27ns, 12ns, 7ns 등..)

합성을 통해 우리의 디자인이 목표한 타겟 동작 주파수에 만족하는지, 디자인의 크기(area)가 얼마나 크게 나오는지 등 많은 정보를 확인할 수 있음

타겟 동작주파수를 만족하지 않거나 합성 결과의 크기가 너무 크게 나오는 경우 다시 설계과정으로 돌아가 RTL을 수정하는 과정을 반복

* 합성은 Design Compiler를 주로 사용하는데 위에서 서술한 내용 말고도 매우 많은 내용이 들어있습니다. 아직 학부생이라면 Design Compiler관련 교육이 있다면 꼭 들어보시길 권합니다. 이론적인 내용 말고도 script/tcl 관련해서도 많은 내용들이 들어있어 설계쪽으로 진로를 정하셨다면 많이 공부하시면 좋습니다. 저도 많이 알지 못해 기회가 될 때 마다 공부하려고 노력하고 있습니다.

여기까지 디지털 회로 설계의 Front End 과정에 대해 알아보았습니다.

저는 Back End과정은 하고있지 않기 때문에 추후에 자세히 알아보고 공유해보겠습니다.

전체적인 설계 과정은 IDEC에서 공개한 영상을 참조 바랍니다.

https://www.youtube.com/watch?v=IK3FBYoUAh4&t=4s

Design Flow 1

Design Flow 2

* 잘못된 내용이나 추가하면 좋을 내용이 있다면 댓글로 부탁드립니다!

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